建立模型在Modelsim如何运行 ModelSim的仿真方法

quartus10中自带的波形仿真和用modelsim仿真区别为：实现不同、创建测试平台不同、编译仿真速度不同。实现不同 quartus10中自带的波形仿真：quartus10中自带的波形仿真可以直接实现波形仿真。modelsim仿真：modelsim仿真只能通过建立.vwf波形文件的形式完成仿真。

PDS软件使用指南（五）仿真——ModelSim联合仿真 在FPGA开发中，仿真是一个至关重要的环节，它能够帮助开发者以时序图的方式直观地查看代码的时序表现，从而确保代码的正确性。紫光同创PDS软件虽然暂时没有自己的仿真工具，但支持第三方仿真工具，如ModelSim。以下是使用PDS软件进行ModelSim联合仿真的详细指南。

这种方法的优点是与开发板紧密结合，熟悉开发板的用户容易上手，且能直接在实际开发环境中进行仿真调试。利用Modelsim等通用仿真软件Modelsim是一款广泛应用的仿真工具，支持多种硬件描述语言，如VHDL和Verilog。对于FPGA软核仿真，您首先需要使用硬件描述语言编写软核代码。

改变ModelSim仿真单位的方法如下：明确区分：需要注意的是，波形窗口的时间单位是软件的设置项，和仿真时间单位本身没有关系。仿真时间单位通常在源代码或仿真脚本中定义，并影响仿真的时间精度和计算。修改波形窗口时间单位：步骤一：打开ModelSim的波形窗口。步骤二：在波形窗口的菜单栏中，选择tools。

性质不同：quartus ii：quartus ii是综合性PLD/FPGA开发软件。modelsim：modelsim是HDL语言仿真软件。特点不同：quartus ii：支持包括原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

执行清理操作。清理工程中的旧编译文件和缓存，以确保所有依赖项都是最新的。重新构建工程。重新编译整个工程，以确保所有模块都被正确编译并链接。通过以上步骤，通常可以解决Modelsim仿真中出现的&rdquo；Error loading design&rdquo；问题。

错误加载设计错误通常是由于设计文件中的内部信号定义不匹配导致的。例如，如果在设计中存在两个子模块A和B，A向B传递一个信号，但是这两个模块中该信号的类型或位宽定义不一致，那么在编译时可能不会发现语法错误，但在仿真启动时会出现信号不匹配的错误。

这是因为一些内部信号定义不一致之类的问题。比如设计中有两个子模块A和B，A给B传递一个信号，但是A的输出端口和B的输入端口中，这个信号的类型、位宽等定义的不一致。这样的代码在编译时是检查不到语法错误的，在启动仿真时才能检测到两个模块之间的这个信号对接不上，所以才会报错。

同时，确认所有实例的引用正确无误，避免使用不存在的实例名。在定位问题后，进行相应的修改，重新加载设计，查看是否仍然出现错误信息。如问题解决，仿真即可正常运行。如果“errorloadingdesign”错误仍然出现，可能是由于设计文件中存在其他逻辑错误或语法错误。

Vivado工具教程——XSIM仿真创建一个Vivado工程打开Vivado：在Windows界面下打开Vivado 2011。

使用vivado isim仿真的方法和过程如下：1） 测试平台建立；a） 在工程管理区点击鼠标右键，弹出菜单选择New Source，弹出界面； b） 输入文件名，选择Verilog Test Fixture，打钩add to project，单击NEXT；c） 选择要仿真的文件，点击NEXT；d） 点击“FINISH”，就生成一个Verilog测试模块。

Vivado Simulator：作为Xilinx（现为AMD）推出的Vivado开发环境内置的仿真工具，它与Vivado开发环境紧密集成，使用起来非常方便。同时，它也可以外接ModelSim进行功能仿真，为开发人员提供了更多的选择。该工具主要适用于Xilinx FPGA的开发。