ise如何查看rtl ise如何查看资源名称和位置
Verilog 实验台(一):眼见他 XST 起综合(第一话)
Verilog代码通过综合工具（如Xilinx ISE的XST）转换为数字电路的过程涉及逻辑优化、资源分配和硬件映射，最终生成由FPGA基本资源（如LUT、触发器）构成的电路。
ISE写好程序后如何查看电路
·功率需要在布局布线后，人为地“产生功耗分析（Generate Power……，在place&route里面）”，之后用Xpower打开看结果。
在ISE的左侧窗格中，有一个processes框，里面包含了综合过程的详细信息。点击synthesize选项中的VIEW RTL schematic，即可查看到生成的原理图。若要将编译完成的模块生成一个独立的原理图元件，可以在design Utilities选项中找到Create Schematic Symbol。
Tools->；Schematic Viewer->；RTL。。
在ISE软件中RTL试图怎么打开
1、在ISE的左侧窗格中，有一个processes框，里面包含了综合过程的详细信息。点击synthesize选项中的VIEW RTL schematic，即可查看到生成的原理图。若要将编译完成的模块生成一个独立的原理图元件，可以在design Utilities选项中找到Create Schematic Symbol。
2、先check syntax（检查语法），通过后，没有问题就可以synthesize（综合），然后就可以看到rtl级的原理图，在左边processes的框框里面，点synthesize里面的VIEW RTL schematic。
3、在Linux或Mac系统中，可以使用`open`命令。同样以example.twx为例，输入`open example.twx`，系统会根据文件的类型，调用相应的应用程序来打开它。另外，如果你知道.twx文件是由特定的软件生成且该软件在ISE环境中有对应的接口或启动方式，你可以尝试通过该软件的启动命令来打开关联的.twx文件。